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5g设计adc的容性参考电压稳定技术《新闻》

发布时间:2020-08-17 10:07:25 阅读: 来源:果酒厂家

5g无线接收器需要中等的分辨率和速度,将sar adc与容性dac耦合,是实现其高能效转换的常用方法。结合流水线、交错和数字校准等技术,混合adc方案已经证明可以达到12位enob(有效位数)的精度,以及数百mhz的速度。凭借这些特性,这类adc可以满足5g应用所需的高吞吐量要求。

5g无线接收器需要中等的分辨率和速度,将sar adc与容性dac耦合,是实现其高能效转换的常用方法。结合流水线、交错和数字校准等技术,混合adc方案已经证明可以达到12位enob(有效位数)的精度,以及数百mhz的速度。凭借这些特性,这类adc可以满足5g应用所需的高吞吐量要求。

adc本身非常节能,它对周围的电路也有严格的限制,特别是在参考电压方面。实际上,dac跟信号相关的供电就来自参考电压,这是实现容性dac的所有逐次逼近寄存器(sar)型adc所共有的特性。如果不采取措施稳定此参考电压,就会产生与信号相关的参考电压调制,在adc输出端出现谐波失真。

传统的解决方案包括增加更多的片上去耦电容或高速参考缓冲器,但这样的代价是面积和/或功耗增加。

由参考电压提供的与信号相关的充电完全是由特定dac拓扑确定的。因此,它是可预测的,并且参考电压也可以通过相互抵消的办法稳定下来,即用另一个跟信号相关的充电来抵消这个信号相关的充电,以此消除参考电压上的纹波。imec通过在交错流水线的sar adc中使用辅助dac,成功实现了这种参考电压稳定技术。

图1:稳定容性参考电压的基本原理。

图1显示了这种稳定技术的基本概念。当输入信号被采样到主dac时,参考电压也被采样到参考电容cref上,同时辅助dac caux被放电(步骤1)。当主dac根据代码b1切换以产生残留时,辅助dac的单元(数量由代码决定)也连接到参考节点(步骤2)。通过为每个代码b1选择适当大小的caux,可以使主dac和辅助dac的充电量保持恒定。参考电压会下降,但跟信号无关了。

最后,主dac重置到其初始状态,这一操作也会从参考电压中汲取跟信号相关的充电。通过对第二个辅助dac creset使用相同的稳压技术,第二个参考压降也变得与信号无关了(步骤3)。参考缓冲器现在只需要以恒定的电荷量为cref再充电,就极大地缓解了其带宽需求。

图2是两个交错、流水线sar adc的示意图,它们实现了上面所讨论的稳定技术。在这种架构中,最关键的是第一阶段产生的最后残留。因此,只有当残留是由主dac产生时,才能应用这样的稳定技术。该dac使用2个子dac来保证正、负输入范围,这不但减少了开关能量,也导致代码b1非线性映射到辅助dac caux的右侧设置,这是消除信号对主dac充电的影响所必需的。

6位代码b1由一个低精度的小sar量化器确定,它仅需要6位线性度,因此不会对其参考电压有严格的要求。查找表(lut)将代码b1映射到辅助dac的右侧设置。然后,主dac切换,将辅助dac caux连接到参考节点。在残留放大后,主dac复位,辅助dac creset连接到参考节点,如上所述。通过第二阶段进一步量化放大残留,以达到14位的整体量化级别。

图2:两个交错、流水线sar adc的示意图。

lut与低精度sar量化器同时寻址,以大大缩短关键时序路径。为了填充lut,一个内置偏移比较器将最终参考电压与标称值vref0进行比较,并根据代码b1用校准引擎来调整caux设置。creset的设置可以很好地通过分段线性解码器来近似。

图3:芯片显微照片。

测试芯片采用16nm finfet工艺制造。其核心区域面积为350×325μm2,其中16%用于参考稳定方案,包括50pf的cref。用容性稳定技术实现的谐波失真降低可以测量出来,如图4所示。在高速运行时,caux和creset都能显著改善sfdr(无杂散动态范围),将杂散抑制在80 dbfs以下。在303 ms/s时,低频和奈奎斯特输入的sndr(信噪加失真比)分别为64.0db和69.3db。其功耗仅3.6 mw,如图5所示。

图4:辅助dac可以降低杂散。

图5:不同先进架构的adc比较。

这些结果表明,sar adc中的dac切换会引起跟信号相关的参考电压下降,通过使用辅助dac可以消除它,从而实现参考电压的稳定。若dac复位时也应用这一稳定技术,参考节点的负载可以与信号无关,这就大大降低了对参考缓冲器和/或片上去耦电容的要求。

本文为《电子技术设计》2019年1月刊杂志文章。

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